Trong in ấn giá trị số nguyên ký Verilog lưu trữ trong một biến kiểu reg

Question

Làm thế nào để in một giá trị số nguyên ký lưu trữ trong một chút 8 register khai báo là

reg [7: 0] acc;

Sử dụng

$ display ("acc:% d", acc)

It in giá trị unsigned.

Cú pháp chính xác cho hàm $ display là gì?

Answer 1

Nếu bạn khai báo reg như signed, $display sẽ hiển thị dấu trừ:

module tb; 

reg signed [7:0] acc; 

initial begin 
    acc = 8'hf0; 
    $display("acc : %d", acc); 
end 

endmodule 

/* 

Prints out: 

acc :   -16 

*/ 

Answer 2

Ran vào vấn đề này như là tốt và nhìn qua tiêu chuẩn SystemVerilog năm 2012, nhưng không thấy bất kỳ đề cập đến signedness trong phần về định dạng specifiers. Đây là giải pháp thay thế (về cơ bản tương đương) cũng hoạt động:

$display("acc : %d", $signed(acc)) 

Chức năng "$ signed" chuyển giá trị đầu vào thành loại đã ký với cùng độ rộng bit.