Gán số nguyên để reg trong Verilog

Question

Tôi gặp sự cố với mã Verilog này. Về cơ bản, nó sẽ không cho phép tôi làm các tuyên bố Y = 3'di. Về cơ bản, tôi muốn Y bằng i. Tôi khá chắc chắn vấn đề là i. Vì vậy, có cách nào để làm điều này trong Verilog? Ngoài ra, W là đầu vào có 8 bit (nói cách khác là W[7:0]).

for (i = 7; i >= 0; i = i - 1) 
begin 
    if(W[i]) Y=3'di; 
end 

Cảm ơn.

Answer 1

Bạn có thể chọn bit sử dụng dấu ngoặc vuông.

for (i = 7; i >= 0; i = i - 1) 
begin 
    if(W[i]) Y = i[2:0]; 
end 

Nhưng thậm chí không cần thiết nếu i được khai báo là số nguyên. Tuy nhiên, nó sẽ mất nhiều bit phù hợp trong Y tự động và bạn chỉ muốn các LSB.

Answer 2

Bạn có thể muốn sử dụng một tuyên bố case đây:

case (1'b1) 
    W[0]: Y=3'd0; 
    W[1]: Y=3'd1; 
    W[2]: Y=3'd2; 
    W[3]: Y=3'd3; 
    W[4]: Y=3'd4; 
    W[5]: Y=3'd5; 
    W[6]: Y=3'd6; 
    W[7]: Y=3'd7; 
    default: Y=3'd0; // to avoid inferring a latch when W==8'd0 
endcase 

Điều này làm cho các ưu tiên rõ ràng hơn đối với độc giả của mã của bạn.

Answer 3

Tôi thấy rằng tốt hơn nên sử dụng các máy trạng thái để thực hiện "thường xuyên" cho vòng lặp. Something như thế này:

module yourthing(clk, W, i, Y) 
input clk; 
input [7:0] W; 
output [2:0] Y; 
reg [2:0] i; 

always@(posedge clk) begin 
    if(reset) begin 
    i = 3'd7; 
    Y = 3'd0; 
    end 

    else begin 
    case(i) 
     3'd7 : begin 
       if(W[i]) Y = i; 
       i = 3'd6; 
      end 
     3'd6 : begin 
       if(W[i]) Y = i; 
       i = 3'd5; 
      end 
     3'd5 : begin 
       if(W[i]) Y = i; 
       i = 3'd4; 
      end 
     3'd4 : begin 
       if(W[i]) Y = i; 
       i = 3'd3; 
      end 
     3'd3 : begin 
       if(W[i]) Y = i; 
       i = 3'd2; 
      end 
     3'd2 : begin 
       if(W[i]) Y = i; 
       i = 3'd1; 
      end 
     3'd1 : begin 
       if(W[i]) Y = i; 
       i = 3'd0; 
      end 
     3'd0 : begin 
       if(W[i]) Y = i; 
       i = 3'd7; 
      end 
    endcase 
    end 
endmodule 

Hope this helps ...