Tôi đang cố gắng tạo một trình so sánh nhiều giai đoạn trong verilog và tôi không thể tìm ra cách tăng nhiều gen trong một vòng lặp tạo đơn. Tôi đang cố gắng như sau:Tăng nhiều Gen trong Tuyên bố Tạo Verilog
genvar i,j;
//Level 1
generate
j=0;
for (i=0;i<128;i=i+1)
begin: level1Comp
assign ci1[i] = minw(tc[j],tc[j+1]);
j = j+2;
end
endgenerate
Và nhận được lỗi sau:
Error-[SE] Syntax error
Following verilog source has syntax error :
"encoder.v", 322: token is '='
j=0;
Bất cứ ai cũng biết làm thế nào để tăng nhiều genvars trong tạo ra tuyên bố tương tự? Hoặc ít nhất có được chức năng tương đương?
rất thú vị! Liệu localparam tạo ra một cái gì đó trong phần cứng? – Adam
No. Localparams là các hằng số được sử dụng để thiết kế. –