Tôi đang cố viết một trình bổ sung BCD trong Verilog, nhưng tôi đang gặp sự cố với một trong các mô-đun. Cụ thể, trình bổ sung có hai chữ số BCD và thêm chúng. Vì vậy, ý tưởng là nếu tổng của hai chữ
Có vẻ như gần như đang làm việc, nó chỉ rối tung ở dòng 7? /**
* 4-way demultiplexor.
* {a,b,c,d} = {in,0,0,0} if sel==00
* {0,in,0,0} if sel==01
* {0,0,in,0} if sel==10
* {0,0,0,in} if
Mặc dù tôi đã gắn thẻ bài tập về nhà này, nó thực sự là một khóa học mà tôi tự làm một cách miễn phí. Dù sao, khóa học này được gọi là "Từ Nand đến Tetris" và tôi hy vọng một người nào đó ở đây đã xem
Tôi đang cố gắng tạo một trình so sánh nhiều giai đoạn trong verilog và tôi không thể tìm ra cách tăng nhiều gen trong một vòng lặp tạo đơn. Tôi đang cố gắng như sau: genvar i,j;
//Level 1
generate