9Nhiệt
2Trả lời
Tăng nhiều Gen trong Tuyên bố Tạo Verilog
12Nhiệt
2Trả lời
5Nhiệt
3Trả lời
Làm cách nào để đọc biến môi trường trong Verilog/System Verilog?
5Nhiệt
2Trả lời
5Nhiệt
2Trả lời
Có điều gì đó giống như __LINE__ trong Verilog không?
5Nhiệt
2Trả lời
SystemVerilog: Truyền các giao diện cho các chức năng/nhiệm vụ (để tổng hợp!)
12Nhiệt
2Trả lời
Cách tạo chuỗi từ macro tiền xử lý
5Nhiệt
3Trả lời
Điểm của khối bắt đầu "đơn giản" là gì?
6Nhiệt
2Trả lời
Khối chương trình SystemVerilog so với testbench truyền thống
6Nhiệt
2Trả lời
trở về hàng đợi từ chức năng trong SystemVerilog