fpga

    6Nhiệt

    2Trả lời

    So sánh FPGA với thiết kế ASIC

    Tôi có một câu hỏi cơ bản. Tôi đã tạo ra một số hình ảnh FPGA cho một số ứng dụng truyền thông và bây giờ tôi muốn so sánh kết quả của mình với kết quả của việc thực hiện ASIC cùng một thuật toán về h
    fpga 2010-02-17

    16Nhiệt

    4Trả lời

    Lỗi khi thêm std_logic_vectors

    Tôi muốn có một mô-đun đơn giản để thêm hai std_logic_vectors. Tuy nhiên, khi sử dụng mã bên dưới với toán tử + nó không tổng hợp. library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith
    vhdl fpga 2010-10-28

    6Nhiệt

    1Trả lời

    Làm cách nào để phát video nhỏ trong spartan 3e fpga?

    Bằng cách sử dụng hướng dẫn cosmiac 13 http://www.cosmiac.org/tutorial_13.html và ISE 10.1 tệp pdf cho biết cách tạo hình ảnh và bạn có thể tải xuống dự án bằng cách nhấp vào tệp .zip đầu tiên. Vào cu
    memory image-processing video-processing vhdl fpga 2011-07-13

    6Nhiệt

    1Trả lời

    Làm thế nào để thiết lập Eclipse cho FPGA thiết kế trong VHDL và Verilog)?

    Tôi mới với Eclipse, tôi đã sử dụng nó để phát triển SW và trong môi trường Altra cho bộ xử lý Nios. Nhưng bây giờ, tôi có một dự án khá lớn mà tôi phải quản lý và tôi muốn sử dụng Eclipse để có tất c
    eclipse eclipse-plugin vhdl verilog fpga 2012-06-28

    8Nhiệt

    2Trả lời

    Thao tác 80 bit datatype trong C

    Tôi đang triển khai một số thuật toán mã hóa trong C có khóa 80 bit. Một hoạt động cụ thể liên quan đến việc xoay chuyển số x khóa bit. Tôi đã thử loại gấp đôi dài nếu tôi không sai là 80 bit, nhưng đ
    c cryptography rotation fpga bit-shift 2012-03-24

    8Nhiệt

    4Trả lời

    Bắt đầu lập trình FPGA

    Tôi muốn bắt đầu lập trình FPGA. Tôi không có bất kỳ kiến ​​thức ở tất cả về cách FPGAs làm việc và như vậy. Tôi muốn có một bảng phát triển, không quá đắt, nhưng nó phải có ít nhất 40 chân I/O. Bất c
    fpga electronics 2010-08-06

    5Nhiệt

    1Trả lời

    mối quan hệ giữa nổi và siêu ổn định

    Trong khi thực hiện chuyển đổi tên miền đồng hồ (tỷ lệ phù hợp), chúng tôi thường tăng gấp đôi flop dữ liệu để tránh trạng thái siêu ổn định. Double flopping chỉ làm giảm xác suất của meta-ổn định. Tr
    fpga asic 2012-08-22

    5Nhiệt

    4Trả lời

    Có cần đăng ký cả đầu vào và đầu ra của mỗi lõi phần cứng không?

    Tôi biết cần phải đồng bộ hóa tất cả các đầu vào với FPGA trước khi sử dụng các đầu vào đó để tránh tính di động. Tôi cũng nhận thức được sự cần thiết phải đồng bộ hóa tín hiệu mà qua các lĩnh vực đồn
    fpga 2011-12-19

    8Nhiệt

    3Trả lời

    Biên dịch ngày và giờ trong FPGA

    Tôi có thể sử dụng trong VHDL một cái gì đó tương tự như C-Sourcecode-Macros __DATE__ và __TIME__ để làm cho thời gian biên dịch có sẵn trong FPGA như là một loại tem thời gian phiên bản? Là một >>> n
    vhdl fpga altera nios 2013-08-09

    7Nhiệt

    7Trả lời

    Tài nguyên để học Verilog

    Tôi mới dùng Verilog. Ai đó có thể đề xuất tài nguyên học tập, sách, video, blog hay bất kỳ thứ gì mà họ có trải nghiệm cá nhân tốt và giúp họ tìm hiểu nhanh hơn? Nếu nó giúp, tôi có kinh nghiệm lập t
    microcontroller verilog fpga 2009-12-21
Câu hỏi mới nhất