verilog

5Nhiệt

2Trả lời

Toán tử dấu hỏi chấm (?)

Tôi đang cố dịch một chương trình Verilog thành vhdl và đã tình cờ gặp một câu lệnh trong đó toán tử dấu hỏi (?) Được sử dụng trong chương trình Verilog. Sau đây là mã Verilog; 1 module music(clk, spe

operators vhdl verilog 2012-09-09

---

6Nhiệt

2Trả lời

cách tốt hơn để mã hóa một D flip-flop

Gần đây, tôi đã nhìn thấy một số D flip-flop mã RTL trong Verilog như thế này: module d_ff( input d, input clk, input reset, input we, output q ); always @

verilog 2012-06-13

---

7Nhiệt

3Trả lời

luôn @ * chặn với một bài tập không chặn duy nhất - tốt, xấu hoặc không liên quan?

Nguyên tắc chung của ngón tay cái được đề cập trong tất cả các cuốn sách tôi đã đọc cho đến nay là bạn phải sử dụng các bài tập không chặn trong các khối luôn được điều khiển bởi mép nâng hoặc rìa của

verilog 2012-06-21

---

6Nhiệt

1Trả lời

Làm thế nào để thiết lập Eclipse cho FPGA thiết kế trong VHDL và Verilog)?

Tôi mới với Eclipse, tôi đã sử dụng nó để phát triển SW và trong môi trường Altra cho bộ xử lý Nios. Nhưng bây giờ, tôi có một dự án khá lớn mà tôi phải quản lý và tôi muốn sử dụng Eclipse để có tất c

eclipse eclipse-plugin vhdl verilog fpga 2012-06-28

---

7Nhiệt

1Trả lời

Xác định ngoặc đa nhân vật trong Emacs

Trong Verilog bạn kèm theo khối mã giữa các từ 'bắt đầu' và 'kết thúc' như thế này: if(foo) begin x <= 1'b0; y <= 1'b0; end else begin x <= x_d; y <= y_d; end Có cách nào để th

emacs verilog parentheses 2012-05-17

---

5Nhiệt

2Trả lời

Có điều gì đó giống như __LINE__ trong Verilog không?

Tôi mới đến Verilog nhưng đã là một lập trình viên C trong nhiều năm khiến tôi trở nên nguy hiểm. Tôi đang làm một số Verilog cho một lớp học. Tôi muốn sử dụng C assert() thử nghiệm phong cách trong m

verilog system-verilog 2012-10-13

---

5Nhiệt

3Trả lời

Điểm của khối bắt đầu "đơn giản" là gì?

Tôi đọc một số bên thứ ba Verilog, và thấy điều này: function [31:0] factorial; input [3:0] operand; reg [3:0] index; begin factorial = operand ? 1 : 0; for(index = 2; inde

verilog system-verilog 2012-04-02

---

9Nhiệt

5Trả lời

Gán một giá trị ban đầu tổng hợp cho một reg trong Verilog

Tôi là một noob FPGA cố gắng để tìm hiểu Verilog. Làm thế nào tôi có thể "gán" một giá trị cho một reg trong một khối luôn luôn, hoặc là một giá trị ban đầu, hoặc như là một hằng số. Tôi đang cố gắng

verilog 2012-04-04

---

7Nhiệt

2Trả lời

Làm thế nào tôi có thể tách báo cáo dài thành dòng trong Verilog

Ví dụ, tôi có một tuyên bố dài duy nhất: $display("input_data: %x, output_data: %x, result: %x", input_data, output_data, result); Làm thế nào tôi có thể làm

verilog 2012-07-17

---

5Nhiệt

2Trả lời

Tại sao chiếc Flip Flop của tôi lại không chờ đợi sự tích cực của đồng hồ?

Như tôi đã biết, D flipflop lấy mẫu giá trị đầu vào của nó ở mọi cạnh dương của đồng hồ. Do đó, nó sẽ tạo ra độ trễ 1 chu kỳ. Đúng? Nhưng tại sao nút lật D của tôi không tạo ra độ trễ 1 chu kỳ? modu

verilog 2012-07-26

---