verilog

5Nhiệt

1Trả lời

BCD Adder trong Verilog

Tôi đang cố viết một trình bổ sung BCD trong Verilog, nhưng tôi đang gặp sự cố với một trong các mô-đun. Cụ thể, trình bổ sung có hai chữ số BCD và thêm chúng. Vì vậy, ý tưởng là nếu tổng của hai chữ

sum verilog hdl bcd 2010-11-14

---

5Nhiệt

2Trả lời

Thuật ngữ "Tổng hợp Verilog" có nghĩa là gì?

Khi ai đó hỏi bạn nếu bạn đã từng thực hiện bất kỳ tổng hợp Verilog, điều đó thực sự có ý nghĩa gì? Điều đó có nghĩa là viết mã, mô phỏng, tải mã xuống phần cứng thực tế, hay cái gì? Tôi đọc nó trực t

verilog 2012-02-10

---

5Nhiệt

3Trả lời

Thực hành tốt nhất của Verilog - Tăng thêm một biến

Tôi không phải là chuyên gia Verilog, và tôi đã tự hỏi nếu ai đó biết cách nào để tăng giá trị thì tốt hơn. Xin lỗi nếu câu hỏi này quá đơn giản. Way A: Trong một khối logic tổ hợp, có lẽ trong một má

verilog 2011-11-04

---

7Nhiệt

4Trả lời

Những gì hiện "net" đứng trong Verilog?

Tôi mới bắt đầu học Verilog. Theo tôi hiểu, Verilog có net kiểu dữ liệu. net có nghĩa là gì?

verilog 2012-04-02

---

6Nhiệt

2Trả lời

Trong in ấn giá trị số nguyên ký Verilog lưu trữ trong một biến kiểu reg

Làm thế nào để in một giá trị số nguyên ký lưu trữ trong một chút 8 register khai báo là reg [7: 0] acc; Sử dụng $ display ("acc:% d", acc) It in giá trị unsigned. Cú pháp chính xác cho hàm $ display

verilog xilinx 2012-02-17

---

6Nhiệt

3Trả lời

Gán số nguyên để reg trong Verilog

Tôi gặp sự cố với mã Verilog này. Về cơ bản, nó sẽ không cho phép tôi làm các tuyên bố Y = 3'di. Về cơ bản, tôi muốn Y bằng i. Tôi khá chắc chắn vấn đề là i. Vì vậy, có cách nào để làm điều này trong

verilog 2010-10-17

---

17Nhiệt

4Trả lời

Cách mã hóa RAM tốt hơn trong Verilog

Mã nào tốt hơn khi viết RAM? gán data_out bên always khối: module memory( output reg [7:0] data_out, input [7:0] address, input [7:0] data_in, input write_enable, input clk );

verilog vlsi 2011-10-03

---

9Nhiệt

2Trả lời

Tăng nhiều Gen trong Tuyên bố Tạo Verilog

Tôi đang cố gắng tạo một trình so sánh nhiều giai đoạn trong verilog và tôi không thể tìm ra cách tăng nhiều gen trong một vòng lặp tạo đơn. Tôi đang cố gắng như sau: genvar i,j; //Level 1 generate

hardware syntax-error verilog system-verilog hdl 2012-03-05

---

9Nhiệt

2Trả lời

Sự khác biệt giữa @ (posedge Clk); a <= 1'b1; và @ (posedge Clk) a <= 1'b1;

Có sự khác biệt giữa @(posedge Clk); a<= 1'b1; và @(posedge Clk) a<= 1'b1; Lưu ý các dấu chấm phẩy sau CLK. Tôi đã xem các dòng mã tương tự khi tôi duyệt qua một cái testbench. Tôi đã là

verilog system-verilog 2012-01-18

---

5Nhiệt

1Trả lời

Lựa chọn thay thế cho readmemh trong Verilog

Tôi đang cố tải các giá trị từ một tệp vào một mảng hai chiều như thế này. reg [31:0] RAM[63:0]; initial $readmemh("memory.dat",RAM); Lựa chọn thay thế là gì? Nếu tôi muốn mã hóa các giá trị

verilog 2011-12-10

---